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// Created by: Synopsys DC Expert(TM) in wire load mode
// Version   : N-2017.09-SP5
// Date      : Tue Sep 29 16:06:40 2020
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module counter_1 ( Clock, CLR, Q );
  output [3:0] Q;
  input Clock, CLR;
  wire   n15, n16, n17, n30, n31, n32, n33, n34, n35, n36, n37, n38, n39, n40,
         n41, n42;

  \**FFGEN**  \tmp_reg[0]  ( .next_state(n33), .clocked_on(Clock), .force_00(
        1'b0), .force_01(CLR), .force_10(1'b0), .force_11(1'b0), .Q(Q[0]), 
        .QN(n33) );
  \**FFGEN**  \tmp_reg[1]  ( .next_state(n32), .clocked_on(Clock), .force_00(
        1'b0), .force_01(CLR), .force_10(1'b0), .force_11(1'b0), .Q(Q[1]), 
        .QN(n17) );
  \**FFGEN**  \tmp_reg[2]  ( .next_state(n31), .clocked_on(Clock), .force_00(
        1'b0), .force_01(CLR), .force_10(1'b0), .force_11(1'b0), .Q(Q[2]), 
        .QN(n16) );
  \**FFGEN**  \tmp_reg[3]  ( .next_state(n30), .clocked_on(Clock), .force_00(
        1'b0), .force_01(CLR), .force_10(1'b0), .force_11(1'b0), .Q(Q[3]), 
        .QN(n15) );
  OR2 U32 ( .A(n34), .B(n35), .Z(n32) );
  AND2 U33 ( .A(n17), .B(Q[0]), .Z(n35) );
  AND2 U34 ( .A(n33), .B(Q[1]), .Z(n34) );
  AND2 U35 ( .A(n36), .B(n37), .Z(n31) );
  OR2 U36 ( .A(n38), .B(Q[2]), .Z(n36) );
  AND2 U37 ( .A(Q[1]), .B(Q[0]), .Z(n38) );
  AND2 U38 ( .A(n39), .B(n40), .Z(n30) );
  INV U39 ( .A(n41), .Z1(n40) );
  AND2 U40 ( .A(n37), .B(n15), .Z(n41) );
  OR2 U41 ( .A(n15), .B(n37), .Z(n39) );
  OR2 U42 ( .A(n16), .B(n42), .Z(n37) );
  OR2 U43 ( .A(n33), .B(n17), .Z(n42) );
endmodule